Bezpieczne systemy cyfrowe

103000 - Wydział Elektroniki i Technik Informacyjnych

BSC

1

Celem przedmiotu jest przedstawienie metod projektowania i weryfikacji systemów cyfrowych realizowanych w postaci specjalizowanych mikroelektronicznych układów scalonych które spełniają określone wymagania bezpieczeństwa.

Prezentowane są zagadnienia z zakresu organizacji i architektury zintegrowanych systemów cyfrowych. Przedstawiane są metody projektowania wykorzystujące języki opisu systemu (SystemC, SystemVerilog) oraz syntezę behawioralną (High Level Synthesis – HLS). Omawiane są metody weryfikacji formalnej i funkcjonalnej dużych systemów cyfrowych (systemy asercji PSL/SystemVerilog, metodyka UVM), zagadnienia syntezy logicznej i syntezy topografii. Poruszane są także zagadnienia stosowania zabezpieczonych bloków IP (ang. Intellectual Property Block) oraz zabezpieczania systemów scalonych przed atakami.

Mikroelektroniczne systemy cyfrowe – przegląd. System zintegrowany (System-on-Chip): przykłady architektur, w tym układy wielordzeniowe i wieloprocesorowe. Układy rekonfigurowalne. Bloki IP. Komunikacja: magistrale, sieć zintegrowana (Network-on-Chip). Układy wejścia/wyjścia.

Modelowanie i synteza bloków IP. Języki opisu sprzętu (Verilog, VHDL) i synteza logiczna. Języki opisu systemu (SystemC, SystemVerilog) i synteza behawioralna: harmonogramowanie i wybór mikroarchitektury systemu. Modelowanie systemów na poziomie transakcji (TLM). Ograniczenia i możliwości syntezy behawioralnej, logicznej i syntezy topografii.

Problemy projektowania dużych systemów jednoukładowych SoC. Dystrybucja sygnałów zegarowych. Szacowanie poboru mocy dynamicznej i zarządzanie poborem mocy (bramkowanie zegara i adaptacyjne sterowanie częstotliwością taktowania itp.). Techniki minimalizacji poboru mocy statycznej, adaptacyjne sterowanie napięciem zasilania i polaryzacją podłoża itp.

Weryfikacja i testowanie. Metody weryfikacji formalnej i funkcjonalnej na różnych poziomach abstrakcji, weryfikacja wykorzystująca systemy asercji (PSL, SystemVerilog), metodyka UVM. Jakość weryfikacji a bezpieczeństwo systemu. Zarys problemów testowania i projektowania systemów łatwo testowalnych.

Bezpieczeństwo systemów VLSI. Układy funkcji fizycznie nieklonowalnych PUF i generatorów liczb prawdziwie losowych TRNG. Zabezpieczanie bloków IP. Projektowanie i weryfikacja systemów wykorzystujących zabezpieczone bloki IP. Kompromisy projektowe wynikające z konfliktów pomiędzy wymaganiami dotyczącymi funkcjonalności, bezpieczeństwa, weryfikowalności i testowalności. Zabezpieczenia układów scalonych przed atakami typu hardware trojan, side-channel, via JTAG, microprobing itp. Integralność procesu projektowania układu scalonego.

Laboratorium: Zajęcia laboratoryjne będą polegać na wykonywaniu zadań indywidualnie przydzielanych każdemu studentowi, które ilustrują główne zagadnienia poruszane na wykładzie: modelowanie systemów z wykorzystaniem języka opisu sprzętu, synteza behawioralna, synteza logiczna, weryfikacja formalna i funkcjonalna.

Projekt: W ramach zajęć projektowych wykonywane są zadania wyrabiające umiejętności implementacji systemów, na podstawie wiedzy uzyskanej na wykładach. W ramach pracy zespołowej studenci wykonują projekt prostego systemu cyfrowego. Tematy projektów będą nawiązywać do przykładowych praktycznych zastosowań.

Literatura:

1. P.Mishra, S.Bhunia, M.Tehranipoor, “Hardware IP Security and Trust”, Springer 2017.
2. S.Bhunia, S. Ray, S-K. Sandip, S.Sur-Kolay,”Fundamentals of IP and SoC Security”, Springer 2017.
3. B.Wong, A.Mital, Y.Cao, G.Starr, „Nano-CMOS Circuits And Physical Design”, A John Wiley & Sons, 2005.
4. R.Aitken, A.Gibbons, K.Shi, M.Keating, D.Flynn, „Low Power Methodology Manual For System-on-Chip Design”, Springer 2008.
5. D.C. Black, J.Donovan, B.Bunton, A.Keist, “SystemC: From the Ground Up”, Springer 2010.
6. C.Eisner, D.Fisman, “A Practical Introduction to PSL”, Springer 2006.
7. 1666-2011 IEEE Standard for Standard SystemC Language Reference Manual.
8. 1800.2-2020 IEEE Standard for Universal Verification Methodology Language Reference Manual (UVM).
9. 1850-2010 IEEE Standard for Property Specification Language (PSL).
10. 1800-2017 IEEE Standard for SystemVerilog-Unified Hardware Design, Specification and Verification Language.

Wiedza:

• Zna metody projektowania bloków cyfrowych IP i systemów jednoukładowych wykorzystujące narzędzia syntezy behawioralnej, syntezy logicznej i syntezy topografii.
• Zna techniki weryfikacji cyfrowych bloków IP i systemów jednoukładowych wykorzystujące metody formalne oraz metodykę UVM
• Zna metody zabezpieczania bloków IP i systemów jednoukładowych przed atakami.

Umiejętności

• Potrafi formułować i analizować specyfikacje projektu oraz przeprowadzić weryfikację zrealizowanego projektu.
• Potrafi zaprojektować specjalizowany cyfrowy układ scalonych z wykorzystaniem narzędzi do syntezy behawioralnej, syntezy logicznej i syntezy topografii.
• Potrafi wykorzystać technikę układów funkcji fizycznie nieklonowalnych PUF.
• Potrafi zrealizować sprzętowy generator liczb prawdziwie losowych.
• Potrafi samodzielnie rozwiązywać problemy projektowe oraz pracować w zespole.

Kompetencje społeczne

• Umie współpracować w grupie

103500 - Instytut Mikroelektroniki i Optoelektroniki