Politechnika Warszawska - Centralny System Uwierzytelniania
Strona główna

Projektowanie programowalnych układów scalonych

Informacje ogólne

Kod przedmiotu: 103A-TLSST-ISP-PRUS
Kod Erasmus / ISCED: (brak danych) / (brak danych)
Nazwa przedmiotu: Projektowanie programowalnych układów scalonych
Jednostka: Wydział Elektroniki i Technik Informacyjnych
Grupy: ( Przedmioty obieralne )-Systemy i sieci telekomunikacyjne-inż.-EITI
( Przedmioty techniczne )---EITI
Punkty ECTS i inne: 4.00 Podstawowe informacje o zasadach przyporządkowania punktów ECTS:
  • roczny wymiar godzinowy nakładu pracy studenta konieczny do osiągnięcia zakładanych efektów uczenia się dla danego etapu studiów wynosi 1500-1800 h, co odpowiada 60 ECTS;
  • tygodniowy wymiar godzinowy nakładu pracy studenta wynosi 45 h;
  • 1 punkt ECTS odpowiada 25-30 godzinom pracy studenta potrzebnej do osiągnięcia zakładanych efektów uczenia się;
  • tygodniowy nakład pracy studenta konieczny do osiągnięcia zakładanych efektów uczenia się pozwala uzyskać 1,5 ECTS;
  • nakład pracy potrzebny do zaliczenia przedmiotu, któremu przypisano 3 ECTS, stanowi 10% semestralnego obciążenia studenta.
Język prowadzenia: polski
Jednostka decyzyjna:

103000 - Wydział Elektroniki i Technik Informacyjnych

Kod wydziałowy:

PRUS

Numer wersji:

1

Skrócony opis:

Celem wykładu jest przedstawienie metod projektowania podstawowych układów cyfrowego przetwarzania sygnałów i informacji z uwzględnieniem ich realizacji w architekturze układów reprogramowalnych CPLD/FPGA. W szczególności omówione będą struktury sumatorów, układów mnożących, filtrów cyfrowych i bloków szyfrujących. Językiem opisu sprzętu będzie VHDL. Specyfikacje projektów w języku VHDL będą uwzględniały możliwości realizacyjne w układach reprogramowalnych. Środowisko projektowania i weryfikacji układów FPGA omówione będzie na przykładzie systemów firmy ALTERA.

Pełny opis:

Celem wykładu jest przedstawienie metod projektowania podstawowych układów cyfrowego przetwarzania sygnałów i informacji z uwzględnieniem ich realizacji w architekturze układów reprogramowalnych CPLD/FPGA. W szczególności omówione będą struktury sumatorów, układów mnożących, filtrów cyfrowych i bloków szyfrujących. Językiem opisu sprzętu będzie VHDL. Specyfikacje projektów w języku VHDL będą uwzględniały możliwości realizacyjne w układach reprogramowalnych. Środowisko projektowania i weryfikacji układów FPGA omówione będzie na przykładzie systemów firmy ALTERA.


Treść wykładu

  • Charakterystyka układów reprogramowalnych CPLD i FPGA, przegląd układów firm Altera, Xilinx, Atmel : najnowszych rozwiązań i standardów technologicznych, architektur logicznych wyposażonych w pamięci, funkcje tzw. hardcores - specjalizowane wirtualne bloki CPU, DSP itp. oraz megafunkcji parametryzowanych, umożliwiających konstruowanie zintegrowanych systemów cyfrowych (system on chip) pod kątem zastosowania do obliczeń równoległych, przetwarzania sygnału i przekształceń kryptograficznych.

  • Prezentacja języka opisu sprzętu VHDL na różnych poziomach abstrakcji: możliwości modelowania i syntezy; podstawowe konstrukcje leksykalne i reguły tworzenia złożonych struktur hierarchicznych; systematyczne wprowadzenie do opisu układów cyfrowych w języku VHDL - od elementarnych funkcji kombinacyjnych i sekwencyjnych, poprzez standardowe bloki średniej wielkości do złożonych układów i systemów (realizujących np. algorytmy obliczeniowe i kombinatoryczne); wykorzystywanie gotowych modułów bibliotecznych i tworzenie własnych bibliotek makrofunkcji;

  • Zasady specyfikacji bloków funkcjonalnych w środowisku projektowania i weryfikacji układów cyfrowych reprogramowalnych. Techniki programowania układów FPGA.

  • Układy sumujące i ich specyfikacje: FA (Full Adder), RCA (Ripple-Carry Adder), zastosowanie potoku, użycie parametryzowanej funkcji bibliotecznej LPM_ADD_SUB.

  • Układy mnożące i ich specyfikacje: mnożenie sekwencyjne, mnożenie macierzowe, blok CSA (Carry Save Adder), drzewo Wallece`a, mnożenie tablicowe z wykorzystaniem pamięci ROM, zastosowanie potoku, użycie parametryzowanej funkcji bibliotecznej LPM_MULT.

  • Projekt układu generacji sygnału na przykładzie syntetyzera częstotliwości.


  • Projektowanie cyfrowych filtrów o skończonej odpowiedzi impulsowej FIR: filtr o programowalnych współczynnikach, weryfikacja opis filtru w programie Matlab, filtr o stałych współczynnikach, filtr symetryczny, kodowanie CSD (Canonic Signed Digit), zastosowanie potoku, filtr o strukturze transponowanej, algorytm zredukowanego grafu sumatorów RAG (Reduced Adder Graph), faktoryzacja współczynników.


  • Charakterystyka sprzętowych realizacji algorytmów kryptograficznych, z uwzględnieniem zwiększonych wymagań takich jak złożoność, efektywność (szybkość przetwarzania, przepustowość), możliwość przetwarzania równoległego i potokowego, możliwość wymiany algorytmu w trakcie pracy (algorithm agility), zabezpieczenie przed penetracją (tamper resistance) i kontrola dostępu do kluczy;

  • Analiza i optymalizacja podstawowych funkcji i operacji stosowanych w algorytmach kryptograficznych w wybranych strukturach programowalnych; ogólny model sprzętowej implementacji symetrycznych szyfrów blokowych; główne czynniki efektywności rozwiązań sprzętowych - kryteria oceny i miary ich jakości; realizacje wybranych algorytmów kryptograficznych w architekturach iteracyjnych i rozwiniętych; wybór struktur programowalnych pod kątem optymalizacji parametrów i efektywności obliczeniowej implementowanych algorytmów.


  • Projektowanie układów kryptograficznych z użyciem rejestrów z liniowym sprzężeniem zwrotnym LFSR (Linear Feedback Shift Register); ): funkcja modulo, rodzaje rejestrów LFSR, własności rejestrów LFSR, rejestr LFSR w postaci automatu (n-bitowe słowo kodowe), łączenie rejestrów LFSR (algorytm Berlekamp-Massey`a, generator progowy, generator stop-and-go),




  • Zakres projektu
    Projekt będzie uwzględniał implementacje algorytmów i układów przetwarzania sygnałów i informacji dla potrzeb szerokopasmowych systemów multimedialnych, np. projekt cyfrowego tłumika echa, projekt filtru adaptacyjnego, układu przeplotu i rozplotu, skramblera i deskramblera, koderów i dekoderów, układów kompresji i dekompresji sygnałów mowy i wizji.


Poprzedniki
Typ poprzednikaNr poprzednikaKod poprzednikaNazwa poprzednika
Wymagany1103C-ELEIK-ISP-UCYFUkłady cyfrowe
Wymagany1103D-ELEIK-ISP-UCYFUkłady cyfrowe

Literatura:

    1. Parhi K.K., Nishitani T.: Digital Signal Processing for Multimedia Systems. Marcel Dekker, Inc. New York 1999.

    2. Meyer-Baese U.: Digital Signal Processing with Field Programmable Gate Arrays, Springer Verlag, Berlin 2001.

    3. Wiatr K.: Sprzętowe implementacje algorytmów przetwarzania obrazów w systemach wizyjnych czasu rzeczywistego. AGH, Kraków 2002.

    4. Łuba T., Jasiński K., Zbierzchowski B.: Programowalne układy przetwarzania sygnałów i informacji - technika cyfrowa w multimediach i kryptografii. Referat plenarny KST`2003, Przegląd Telekomunikacyjny i Wiadomości Telekomunikacyjne, zeszyt 8-9`2003.

    5. Łuba T.(red.), Rawski M., Tomaszewicz P., Zbierzchowski B.: Synteza układów cyfrowych, Wydawnictwa Komunikacji i Łączności, Warszawa 2003.


    6. Przewidziane materiały w formie elektronicznej na stronie internetowej ZPT.

Zajęcia w cyklu "rok akademicki 2019/2020 - sem. zimowy" (zakończony)

Okres: 2019-10-01 - 2020-02-21
Wybrany podział planu:
Przejdź do planu
Typ zajęć:
Projekt, 15 godzin, 60 miejsc więcej informacji
Wykład, 30 godzin, 60 miejsc więcej informacji
Koordynatorzy: Paweł Tomaszewicz
Prowadzący grup: Paweł Tomaszewicz
Lista studentów: (nie masz dostępu)
Zaliczenie: Egzamin
Jednostka realizująca:

103500 - Instytut Mikroelektroniki i Optoelektroniki

Zajęcia w cyklu "rok akademicki 2018/2019 - sem. zimowy" (zakończony)

Okres: 2018-10-01 - 2019-02-17
Wybrany podział planu:
Przejdź do planu
Typ zajęć:
Projekt, 15 godzin, 60 miejsc więcej informacji
Wykład, 30 godzin, 60 miejsc więcej informacji
Koordynatorzy: Paweł Tomaszewicz
Prowadzący grup: Paweł Tomaszewicz
Lista studentów: (nie masz dostępu)
Zaliczenie: Egzamin
Jednostka realizująca:

103500 - Instytut Mikroelektroniki i Optoelektroniki

Opisy przedmiotów w USOS i USOSweb są chronione prawem autorskim.
Właścicielem praw autorskich jest Politechnika Warszawska.
pl. Politechniki 1, 00-661 Warszawa tel: (22) 234 7211 https://pw.edu.pl kontakt deklaracja dostępności USOSweb 7.0.2.0-2 (2024-03-29)