Politechnika Warszawska - Centralny System Uwierzytelniania
Strona główna

Projektowanie złożonych systemów cyfrowych

Informacje ogólne

Kod przedmiotu: 103A-TLTIC-MSP-PROSY
Kod Erasmus / ISCED: (brak danych) / (brak danych)
Nazwa przedmiotu: Projektowanie złożonych systemów cyfrowych
Jednostka: Wydział Elektroniki i Technik Informacyjnych
Grupy: ( Przedmioty techniczne )---EITI
( Przedmioty zaawansowane techniczne )--mgr.-EITI
Punkty ECTS i inne: 5.00 Podstawowe informacje o zasadach przyporządkowania punktów ECTS:
  • roczny wymiar godzinowy nakładu pracy studenta konieczny do osiągnięcia zakładanych efektów uczenia się dla danego etapu studiów wynosi 1500-1800 h, co odpowiada 60 ECTS;
  • tygodniowy wymiar godzinowy nakładu pracy studenta wynosi 45 h;
  • 1 punkt ECTS odpowiada 25-30 godzinom pracy studenta potrzebnej do osiągnięcia zakładanych efektów uczenia się;
  • tygodniowy nakład pracy studenta konieczny do osiągnięcia zakładanych efektów uczenia się pozwala uzyskać 1,5 ECTS;
  • nakład pracy potrzebny do zaliczenia przedmiotu, któremu przypisano 3 ECTS, stanowi 10% semestralnego obciążenia studenta.
Język prowadzenia: polski
Jednostka decyzyjna:

103000 - Wydział Elektroniki i Technik Informacyjnych

Kod wydziałowy:

PROSY

Numer wersji:

1

Skrócony opis:

Celem przedmiotu jest zaznajomienie studentów z nowoczesnymi metodami projektowania złożonych systemów cyfrowych. Omówione zostaną metodyki projektowania takich systemów, ich optymalizacji i weryfikacji. Przedstawione zostaną architektury SoC (System on a Chip), MPSoC (Multiprocessor System on a Chip) i NoC (Network on a Chip) umożliwiające projektowanie złożonych, skalowalnych i wydajnych systemów cyfrowych. Przybliżone zostaną także aspekty związane z bezpieczeństwem złożonych systemów cyfrowych.

Pełny opis:

Celem przedmiotu jest zaznajomienie studentów z nowoczesnymi metodami projektowania złożonych systemów cyfrowych. Omówione zostaną metodyki projektowania takich systemów, ich optymalizacji i weryfikacji. Przedstawione zostaną architektury SoC (System on a Chip), MPSoC (Multiprocessor System on a Chip) i NoC (Network on a Chip) umożliwiające projektowanie złożonych, skalowalnych i wydajnych systemów cyfrowych. Przybliżone zostaną także aspekty związane z bezpieczeństwem złożonych systemów cyfrowych.

Istotnym elementem przedmiotu jest projekt, w ramach którego zespoły projektowe złożone z 4-5 studentów będą miały za zadanie zaprojektowanie, weryfikację i realizację systemu typu SoC realizującego algorytm z dziedziny DSP (Digital Signal Processing), kryptologii, SDR (Software-Defined Radio), SDN (Software-Defined Networking). Projekt realizowany będzie etapowo, każdy etap zaliczany będzie na podstawie raportu. Nacisk zostanie położony na projektowanie zespołowe. Wymagane będzie zastosowanie jednej z metod projektowania: projektowanie zwinne (agile development), iteracyjny model kaskadowy (waterfall model), model-V.

Treść wykładu:

  1. Przegląd technologii implementacji systemów cyfrowych (ASIC, FPGA). (2h)
  2. Architektury nowoczesnych systemów cyfrowych (4h)
    • System on a Chip (SoC),
    • Multiprocessor System on a Chip (MPSoC),
    • Network on Chip (NoC).
  3. Metody projektowania (4h)
    • projektowanie na poziomie system (System Level Design),
    • modelowanie na poziomie transakcji TLM (Transaction-Level Modeling),
    • języki ESL (Electronic System-Level Languages).
  4. Synteza HLS (High-level synthesis) (4h)
    • scheduling,
    • allocation,
    • binding,
    • sharing,
    • loop synthesis.
  5. Kosynteza sprzętowo-programowa (Hardware/Software co-design) (4h)
    • akcelerator vs. koprocesor,
    • podział HW/SW,
    • interfejs HW/SW (Interrupts vs. Polling).
  6. Zaawansowane metody optymalizacji (4h)
    • optymalizacja ścieżki danych: Variable Merging (Storage Sharing),Operation Merging (Functional Unit Sharing),Connection Merging (Bus Sharing),Register merging (Register File sharing),Chaining and Multi-Cycling, Data and Control Pipelining),
    • scheduling: Resource constrained (RC) scheduling, Time constrained (TC) scheduling,
    • algorytmy syntezy logicznej: dekompozycja funkcjonalna, funkcjonalna dekompozycja symboliczna, zmodyfikowana arytmetyka rozproszona.
  7. Weryfikacja systemów SoC (4h)
    • techniki oparte na symulacji (simulation-based techniques),
    • techniki oparte na analizie formalnej (formal analysis),
    • HW/SW co-verification,
    • techniki uruchamiania systemu w sprzęcie i weryfikacja poprawnego działania systemu podczas pracy.
  8. Bezpieczeństwo złożonych systemów cyfrowych (4h)
    • bezpieczeństwo projektu (Design security): zabezpieczenia rdzeni IP, strumieni konfiguracyjnych i firmware, zabezpieczenie projektu przed klonowaniem (clonning) nadprogramową produkcją (overbuilding),
    • bezpieczeństwo sprzętowej realizacji (Hardware security): zabezpieczenie przed atakami typu side-channel, monitorowaniem pamięci i szyn systemowych,
    • bezpieczeństwo danych (Data security): zabezpieczenia komunikacji z systemem i pomiędzy komponentami systemu.

Zakres projektu:

W ramach projektu zespół 4-5 osobowy będzie miał za zadanie opracować system typu SoC realizujący algorytm z dziedziny DSP, kryptologii, SDR, SDN. Nacisk zostanie położony na projektowanie zespołowe z wykorzystaniem wybranej metod projektowania (projektowanie zwinne - agile development, iteracyjny model kaskadowy - waterfall model, model-V). Realizacja zadania będzie obejmowała 4 etapy: przeprowadzenie analizy literaturowej i opracowanie koncepcji systemu, zaprojektowanie i weryfikację funkcjonalną systemu, analizę efektywności i optymalizację systemu oraz realizację systemu z wykorzystaniem platformy sprzętowej wyposażonej w układ FPGA. Każdy etap zaliczany będzie na podstawie raportu. Istotne będzie prowadzenie dokumentacji projektu oraz przygotowanie prezentacji wyników projektu.

Literatura:

Literatura:

  1. Książki:
    • G. De Micheli, M. Sami "Hardware/Software Co-Design", Kluwer,
    • D. Gajski, S. Abdi, A. Gerstlauer, G. Schirner, Embedded System Design: Modeling, Synthesis, Verification, Springer,
    • D. Gajsky, N. Dutt, A. Wu, S. Lin, High-Level Synthesis: Introduction to Chip and System Design,
    • G. De Micheli, Synthesis and Optimization of Digital Circuits, McGraw-Hill.
  2. Slajdy do wykładu.
  3. Opisy projektów oraz materiały pomocnicze.
  4. Artykuły i inne materiały dostępne w Internecie (zestaw modyfikowany na bieżąco).

Oprogramowanie:

  1. Komercyjne narzędzia CAD do projektowania systemów cyfrowych w strukturach FPGA (np.: Quartus Prime, Vivado).
  2. Akademickie narzędzia CAD do optymalizacji logicznej (np. ABC: A System for Sequential Synthesis and Verification).
  3. narzędzia do symulacji i weryfikacji systemów cyfrowych (np. Modelsim).
  4. Programistyczne środowisko IDE (np.: Eclipse, Microsoft Visual C++).

Zajęcia w cyklu "rok akademicki 2019/2020 - sem. zimowy" (zakończony)

Okres: 2019-10-01 - 2020-02-21
Wybrany podział planu:
Przejdź do planu
Typ zajęć:
Projekt, 30 godzin, 30 miejsc więcej informacji
Wykład, 30 godzin, 30 miejsc więcej informacji
Koordynatorzy: Mariusz Rawski
Prowadzący grup: Mariusz Rawski
Lista studentów: (nie masz dostępu)
Zaliczenie: Egzamin
Jednostka realizująca:

103600 - Instytut Telekomunikacji

Zajęcia w cyklu "rok akademicki 2018/2019 - sem. letni" (zakończony)

Okres: 2019-02-18 - 2019-09-30
Wybrany podział planu:
Przejdź do planu
Typ zajęć:
Projekt, 30 godzin, 60 miejsc więcej informacji
Wykład, 30 godzin, 60 miejsc więcej informacji
Koordynatorzy: Mariusz Rawski
Prowadzący grup: Mariusz Rawski, Paweł Tomaszewicz
Lista studentów: (nie masz dostępu)
Zaliczenie: Egzamin
Jednostka realizująca:

103600 - Instytut Telekomunikacji

Zajęcia w cyklu "rok akademicki 2018/2019 - sem. zimowy" (zakończony)

Okres: 2018-10-01 - 2019-02-17
Wybrany podział planu:
Przejdź do planu
Typ zajęć:
Projekt, 30 godzin, 60 miejsc więcej informacji
Wykład, 30 godzin, 60 miejsc więcej informacji
Koordynatorzy: Mariusz Rawski
Prowadzący grup: Zbigniew Kotulski
Lista studentów: (nie masz dostępu)
Zaliczenie: Egzamin
Jednostka realizująca:

103600 - Instytut Telekomunikacji

Opisy przedmiotów w USOS i USOSweb są chronione prawem autorskim.
Właścicielem praw autorskich jest Politechnika Warszawska.
pl. Politechniki 1, 00-661 Warszawa tel: (22) 234 7211 https://pw.edu.pl kontakt deklaracja dostępności USOSweb 7.0.2.0-2 (2024-03-29)